Opteron+ == K8L, K10 sehr verspätet oder tot?

Möchte mal dieses Bildchen in den Ring schmeissen:

Zitat Dresdenboy:
....eine Technik, die vorher schon ab und zu in Patenten auftauchte: Code-Optimierung auf dem Prozessor zur besseren Nutzung der intern vorhandenen Befehle bei Umgehung der Beschränkungen durch die x86-ISA. Eingereicht wurde das Patent 2003 und die anderen durchaus schon 2002....

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Wenn man etwas Kreativität walten lässt, so lässt sich in dieses Patent auch eine Micro-&Macro-Ops-Fusion mithineinnehmen.
Jon Stokes hat mal wieder einen glänzenden Artikel geschrieben:
http://arstechnica.com/articles/paedia/cpu/core.ars/6
Was mir bisher nicht bewusst war ist der enorme Vorteil bei der Completion Unit. Die zusammengefassten Befehle können auch hinterher gemeinsam als gültig oder ungültig verwaltet werden.
Und wenn man sich die Completion Unit anschaut, so hat sich hier enorm viel getan.

Grüße,
Tom

mocad_tom schrieb:

Wenn man etwas Kreativität walten lässt, so lässt sich in dieses Patent auch eine Micro-&Macro-Ops-Fusion mithineinnehmen.

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Das fällt auch wirklich da mit hinein. In AMD's Patent ist eins der vielen Beispiele sogar so eine Zusammenfassung von Compare/Jump, wie sie beim NGMA im Einsatz ist. Der wirkliche Unterschied besteht wohl in der Komplexität des zusammengefassten Codes, z.B. ob nur bestimmte, direkt aufeinanderfolgende Befehle, wie nur durch ein Flag voneinander abhängen, oder wirklich auseinanderliegende, welche aber mit gleichen Registern/Speicheradressen hantieren.

mocad_tom schrieb:

Jon Stokes hat mal wieder einen glänzenden Artikel geschrieben:
http://arstechnica.com/articles/paedia/cpu/core.ars/6
Was mir bisher nicht bewusst war ist der enorme Vorteil bei der Completion Unit. Die zusammengefassten Befehle können auch hinterher gemeinsam als gültig oder ungültig verwaltet werden.
Und wenn man sich die Completion Unit anschaut, so hat sich hier enorm viel getan.

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Meinst du letzteres bei deinen Bildern? Zumindest umstrukturiert wurde da. Und AMD arbeitet ja schon mit einigen gefusten Ops
.
.
Edit:
Ein mögliches Patent zum Thema Multiskalare Prozessoren (siehe auch "Anti-Hyperthreading" *g*):
6,574,725
Einfach mal in http://www.pat2pdf.org/ eingeben.

Ist hier im Thread schon festgehalten worden, dass der 65nm K8 eine XBar mit 4 Ports für Kerne haben soll? Das kam mir erst gestern oder heute wieder irgendwo unter. Vielleicht finde ich es noch.

Dresdenboy schrieb:

Ist hier im Thread schon festgehalten worden, dass der 65nm K8 eine XBar mit 4 Ports für Kerne haben soll? Das kam mir erst gestern oder heute wieder irgendwo unter. Vielleicht finde ich es noch.

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Gibt es Ports für Kerne und andere?
Wieviele sind es denn jetzt?
Ich meine jetzt hängen da doch schon 2 Kerne, der Memorycontroller und der Hypertransport dran? Das sind doch schon 4 Teilnehmer?
Wie sieht es eigentlich bei der XBar mit der Bandbreite und der Erweiterbarkeit aus? Sollte man einen FX-Tricore machen wollen oder einen L3 an die XBar koppeln wollen müssten ja schon 5 Teilnehmer gehen? Für Quadcore dann schon 6 oder 7 jenachdem wie der (shared) L3 angebunden wird?

Kunibert_KA schrieb:

Gibt es Ports für Kerne und andere?
Wieviele sind es denn jetzt?
Ich meine jetzt hängen da doch schon 2 Kerne, der Memorycontroller und der Hypertransport dran? Das sind doch schon 4 Teilnehmer?
Wie sieht es eigentlich bei der XBar mit der Bandbreite und der Erweiterbarkeit aus? Sollte man einen FX-Tricore machen wollen oder einen L3 an die XBar koppeln wollen müssten ja schon 5 Teilnehmer gehen? Für Quadcore dann schon 6 oder 7 jenachdem wie der (shared) L3 angebunden wird?

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Ah, hier stand das. Aber da wurde wohl nur auf die Quadcores angespielt. Der Tricore wird wohl eher ein Nebenprodukt sein, um aus Dies mit einem nicht funktionierenden Core nicht gleich einen Dualcore machen zu müssen, was dann schon eher Low-End wäre. Eine X-Bar erweitert man eher nicht, sondern entwirft eine für die gewünschten Anforderungen. Sie verknüpft ja nur Datenkanäle miteinander, wie ein Switch. Und dabei wird logischerweise immer die max. Bandbreite des langsamsten Kanals während dieser Übertragung limitierend sein.

Z. B. wesentlich größere X-Bars sind ja im Horus-Chipsatz enthalten. Das sollte auch kaum ein Problem darstellen. Beim Integer-Register-File mit 9 Lese- und 8 Schreib-Ports fragt ja auch keiner, ob das schaffbar ist

Dresdenboy schrieb:

Ah, hier stand das. Aber da wurde wohl nur auf die Quadcores angespielt. Der Tricore wird wohl eher ein Nebenprodukt sein, um aus Dies mit einem nicht funktionierenden Core nicht gleich einen Dualcore machen zu müssen, was dann schon eher Low-End wäre. Eine X-Bar erweitert man eher nicht, sondern entwirft eine für die gewünschten Anforderungen. Sie verknüpft ja nur Datenkanäle miteinander, wie ein Switch. Und dabei wird logischerweise immer die max. Bandbreite des langsamsten Kanals während dieser Übertragung limitierend sein.

Z. B. wesentlich größere X-Bars sind ja im Horus-Chipsatz enthalten. Das sollte auch kaum ein Problem darstellen. Beim Integer-Register-File mit 9 Lese- und 8 Schreib-Ports fragt ja auch keiner, ob das schaffbar ist

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Hm nun ja, ich denke das ist nicht umbedingt so. AMD hatte ja schon früh darauf hingewiesen das sie alles für Dualcore ausgelegt haben. Also in meinen Augen bezieht sich das vor allem auch auf die XBar, die sonst im Singlecore ja nicht umbedingt nötig gewesen währe.
Da stellt sich eben jetzt die Frage ob die XBar eine Revison bekommen hat um eben einen dritten Kern, einen L3 oder eben 2 zusätzliche Kerne bedienen zu können.
Wenn die XBar zusätzlich zu den bisherigen 4 Teilnehmern (2 Kerne, Memcontroller, Hypertransport) einen oder 2 zusätzliche Teilnehmer bedienen kann, dann bietet das ja auch einige Möglichkeiten auf den Conroe zu reagieren.
Man könnte eben einen L3 für beide (vier) Kerne an die XBar hängen oder eben einen dritten Kern.
Ein Tricore würde den Conroe nicht im SingleThread schlagen können. Aber im Multitread dürfte er sehr gut aussehen. Ich könnte mir also zB einen 3*2,2 Ghz, 3*512kB L2 durchaus auch in 90nm vorstellen. Der dürfte thermisch, vom Verbrauch und auch von der Größe her doch machbar sein?
So ein Tricore FX dürfte dem Conroe in einigen Benchmarks die Schau stehlen.

Kunibert_KA schrieb:

Hm nun ja, ich denke das ist nicht umbedingt so. AMD hatte ja schon früh darauf hingewiesen das sie alles für Dualcore ausgelegt haben. Also in meinen Augen bezieht sich das vor allem auch auf die XBar, die sonst im Singlecore ja nicht umbedingt nötig gewesen währe.

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Das könnte auch einfach eine Platzfrage gewesen sein. Das stimmt schon.
Ich habe mal eine simple Erklärung des Aufbaus gesucht u. auf Wikipedia gefunden:

Semiconductor implementations of crossbar switches typically consist of a set of input amplifiers or retimers connected to a series of metalizations or "bars" within a semiconductor device. A similar set of metalizations or "bars" are connected to output amplifiers or retimers. At each cross-point where the "bars" cross, a pass transistor is implemented which connects the bars. When the pass transistor is enabled, the input is connected to the output.

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Wenn also die Anbindung eines 2. Cores an die XBar schon (wie bekannt) lange vorgesehen war, kann das auch aus Gründen geschehen sein, wie Vermeidung mehrmaligen Redesigns und Relayouts inkl. Hotspot-Optimierung. Hier geht es ja auch um Signallaufzeiten und die Entwicklungs-Ressourcen waren zu den Zeiten auch knapper.

Kunibert_KA schrieb:

Da stellt sich eben jetzt die Frage ob die XBar eine Revison bekommen hat um eben einen dritten Kern, einen L3 oder eben 2 zusätzliche Kerne bedienen zu können.
Wenn die XBar zusätzlich zu den bisherigen 4 Teilnehmern (2 Kerne, Memcontroller, Hypertransport) einen oder 2 zusätzliche Teilnehmer bedienen kann, dann bietet das ja auch einige Möglichkeiten auf den Conroe zu reagieren.
Man könnte eben einen L3 für beide (vier) Kerne an die XBar hängen oder eben einen dritten Kern.
Ein Tricore würde den Conroe nicht im SingleThread schlagen können. Aber im Multitread dürfte er sehr gut aussehen. Ich könnte mir also zB einen 3*2,2 Ghz, 3*512kB L2 durchaus auch in 90nm vorstellen. Der dürfte thermisch, vom Verbrauch und auch von der Größe her doch machbar sein?
So ein Tricore FX dürfte dem Conroe in einigen Benchmarks die Schau stehlen.

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Eine Revision sicherlich, da von der ursprünglichen XBar nichts bezüglich >2 Cores bekannt geworden ist. Aber wie schon geschrieben, der Tri Core (welcher eher ein produktionstechnisches Nebenprodukt ist wie Cell mit 7 SPEs oder der Celeron mit weniger Cache, "TriCore" ist übrigens von Infineon) ist hier nicht so sehr in Betracht zu ziehen wie AMD's kommender Quad Core. Zähle doch einfach mal die Erwähnungen des Tri Cores und die des Quad Cores in Pressemeldungen, CCs, Analyst Days usw.
Jedenfalls spielt es keine so große Rolle, ob da nun 2 Ports dazukommen oder 3 oder 5.. Das ist das, was ich bezüglich Komplexität mitteilen wollte. Vor allem wird es kaum zu einer Entscheidung L3 vs. 3. Kern kommen. Da werden fest 4 Kerne sein, wo einer evtl. defekt ist. Und ein L3 wird vorhanden sein. Da mit steigender Kernzahl ja sonst nur die IMC-Belastung wachsen würde u. die Kerne sich zunehmend gegenseitig behindern würden.

Dresdenboy schrieb:

Eine Revision sicherlich, da von der ursprünglichen XBar nichts bezüglich >2 Cores bekannt geworden ist. Aber wie schon geschrieben, der Tri Core (welcher eher ein produktionstechnisches Nebenprodukt ist wie Cell mit 7 SPEs oder der Celeron mit weniger Cache, "TriCore" ist übrigens von Infineon) ist hier nicht so sehr in Betracht zu ziehen wie AMD's kommender Quad Core. Zähle doch einfach mal die Erwähnungen des Tri Cores und die des Quad Cores in Pressemeldungen, CCs, Analyst Days usw.
Jedenfalls spielt es keine so große Rolle, ob da nun 2 Ports dazukommen oder 3 oder 5.. Das ist das, was ich bezüglich Komplexität mitteilen wollte. Vor allem wird es kaum zu einer Entscheidung L3 vs. 3. Kern kommen. Da werden fest 4 Kerne sein, wo einer evtl. defekt ist. Und ein L3 wird vorhanden sein. Da mit steigender Kernzahl ja sonst nur die IMC-Belastung wachsen würde u. die Kerne sich zunehmend gegenseitig behindern würden.

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Ich habe mir auch nicht so die Frage der normalen Weiterentwicklung gestellt, sondern gefragt was AMD tun kann wenn sie schnell auf den Conroe reagieren müssen.
Ich meine wenn der Conroe gut verfügbar ist und sich gut takten lässt und die Erwartungen erfüllt, dann sieht die AMD Produktpalette zumindest auf dem Desktop nicht gut aus.
Wenn jetzt 65nm noch keine gute Ausbeute und Taktraten bringt was kann AMD dann tun? Größere Änderungen am Kern sind nicht so schnell machbar oder dauern noch.
Da erscheint mir die einfachste und schnellste Möglichkeit (neben Taktsteigerung) den Cache zu vergrößern (was ihn aber wohl auch langsammer machen würde) oder eben zumindest für die FX bzw die Benchmarks einen L3 oder eben einen weiteren Kern dazuzunehmen. Beides dürfte vom Layout her nicht so kompliziert sein und von der Größe her auch in 90nm gehen. Für den Desktop würde ein 3. Kern mehr bringen als ein L3.
Ein echten Quadcore in 90nm sehe ich aber nicht. Der Tricore würde also nur etwas für Highend in 90nm sein bis 65nm Quadcore liefern kann bzw ein neues Design (K8L) fertig ist.
Ich meine das könnte den FX mal wieder wirklich von den normalen CPUs unterscheiden und würde zumindest in den Reviews dann Intel einiges vermasseln.

Kunibert_KA schrieb:

(...)
Ich meine wenn der Conroe gut verfügbar ist und sich gut takten lässt und die Erwartungen erfüllt, dann sieht die AMD Produktpalette zumindest auf dem Desktop nicht gut aus.
Wenn jetzt 65nm noch keine gute Ausbeute und Taktraten bringt was kann AMD dann tun?

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Das sind irgendwie zuviele "Wenns" (verbunden mit vielen "unds") um irgendwie sinnvoll antworten zu können. Ich halte es mal mit der AMD Aussage, dass sie ein "moving target" sind, also nicht blöd rumstehen und zuschauen werden, wie Intel vorbeizieht.
Ist wie beim Pokern, Intel hat aus Zugzwang die Karten auf den Tisch gelegt. AMD sitzt jetzt da und schaut lachend in die eigenen Karten, lässt aber (noch) keinen reinschauen.
Da gibts jetzt 2 Möglichkeit:

a) AMD blufft
b) AMD hat wirklich gute Karten

Genaueres weiss man nicht, das einzige was wir haben ist ein verwaschenes K8L(?) Die Photo, welches auch nicht gerade viel Erhellendes gebracht hat.Nochdazu weiss man nicht, ob es wirklich ein K8L war/ist, oder nur irgendein Prototyp, vielleicht sogar nur ein CAD Entwurf, wie sich denn die neune L2 Cache Zellen auf die Gesamtfläche auswirken.
Aber da gehts auch schon wieder mit dem Konjunktiv los ..

Also bleibt nichts andres als abzuwarten, bis einer bei AMD kibitzen darf, bzw. die Karten auf dem Tisch kommen.

ciao

Alex

Opteron schrieb:

Ist wie beim Pokern, Intel hat aus Zugzwang die Karten auf den Tisch gelegt. AMD sitzt jetzt da und schaut lachend in die eigenen Karten, lässt aber (noch) keinen reinschauen.
Da gibts jetzt 2 Möglichkeit:

a) AMD blufft
b) AMD hat wirklich gute Karten

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Gut gesagt.

Damit der Thread nicht zu weit abrutscht...

Auf Aces habe ich mal etwas geposted, was ich vor Kurzem entdeckte. Und zwar sieht das US-Patent Nr. 6,944,744 sehr nach der bereits spekulierten K8L-FPU aus..

Eingereicht wurde es August 2002, würde zeitlich also in den entspr. Rahmen passen. Das erwähnte Trace-Cache-Patent (nicht das erste von AMD) mit Code-Optimierung wurde z.B. 1 Jahr später eingereicht.

Also wie sieht die beschriebene FPU aus:

• Die FP-Recheneinheiten wurden auf 128 bit erweitert, Anzahl u. Konfiguration wie beim K8
• Es gibt 128 bit µOps, neben 64 bit µOps (letztere wie gehabt).
• Teile einer Einheit können parallel auch kleinere Operationen durchführen (z.B. zwei 64 bit skalare FMULs).
• Das würde weiterhin mit 3 Decodern funktionieren, was wiederum bedeutet: keine höhere Integer-Leistung, wie weiter oben spekuliert.

Zum Anschauen des Patents:
http://www.pat2pdf.org/
http://patft1.uspto.gov/netahtml/PTO/srchnum.htm

Hiho,

@martin: Danke
Zum Thema pokern ... das Thema wird immer mysteriöser. Beim Inquirer postet Charlie Ausdrücke des Tages von Intel & AMD. Das Intelwort zielt demnach auf einen Quadcore chip / Codenamen. Schön und gut, darunter kann man sich was vorstellen. AMDs Wort dagegen ist "Bulldozer", und man solle es seinem AMD Repräsentanten sagen, und Ihm dann beim Grinsen/Lachen zuschauen... also sehr komisch und sehr schwammig vormuliert...
Die Interpretation, die sich natürlich aufzwänge ist die, dass AMD ein Ass im Ärmel hat, das alles von Intel niederwalzt. Könnte ja ein Codename sein. Dass wäre wohl ähnlich "brutal" wie Claw/Sledgehammer oderaber Charlie war nur langweilig und er verar**** uns gewaltig

Aber ok, das ist schon wieder viel zu viel Kaffeesatzleserei, sorry.
Mal wieder zum Technischen (und Danke an Dresdenboy für unermüdliche Patentwäzerei :

Dresdenboy schrieb:

(...)
Also wie sieht die beschriebene FPU aus:

• Die FP-Recheneinheiten wurden auf 128 bit erweitert, Anzahl u. Konfiguration wie beim K8
• Es gibt 128 bit µOps, neben 64 bit µOps (letztere wie gehabt).
• Teile einer Einheit können parallel auch kleinere Operationen durchführen (z.B. zwei 64 bit skalare FMULs).
• Das würde weiterhin mit 3 Decodern funktionieren, was wiederum bedeutet: keine höhere Integer-Leistung, wie weiter oben spekuliert.

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Kurz gesagt: Die FPU kann genauso wie Intels Conroe Derivate 128bit in einen Rutsch verarbeiten, oder ? Da es dann mehr µOps gibt, von denen bestimmt nicht alle hartverdrahtet ausgeführt werden, könnte man damit eventuell auch das 4. MicroCode ROM erklären, oder seh ich das falsch ?

ciao

Alex

Opteron schrieb:

Kurz gesagt: Die FPU kann genauso wie Intels Conroe Derivate 128bit in einen Rutsch verarbeiten, oder ? Da es dann mehr µOps gibt, von denen bestimmt nicht alle hartverdrahtet ausgeführt werden, könnte man damit eventuell auch das 4. MicroCode ROM erklären, oder seh ich das falsch ?

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Ja, die volle 128bit-Verarbeitung ist Punkt 1, Punkt 2 (und Vorteil gegenüber NGMA), dass so eine Einheit auch in einem Takt mehrere "kleine" Befehle (z.B. skalarer SSE2-Code) ausführen kann.
Das 4. MicroCode-ROM würde ich eher auf Pazifica schieben, aber nichts Genaues weiß man nicht

Dresdenboy schrieb:

Ja, die volle 128bit-Verarbeitung ist Punkt 1, Punkt 2 (und Vorteil gegenüber NGMA), dass so eine Einheit auch in einem Takt mehrere "kleine" Befehle (z.B. skalarer SSE2-Code) ausführen kann

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Hm, also ich denke langsam, dass Du da einen Treffer gelandet hast, schließlich gabs ja auch schon früher die (zugegeben vom Inquirer) Gerüchte, dass beim K8L die FPU "verdoppelt" wäre, da man da aber nicht viel von der doppelten Fläche sieht, war die Aussage wohl auf das von Dir gefundene Patent gemünzt. 2x64bit gibt ja schließlich auch den doppelten Durchsatz (wobei der Inquirer von 1,5x facher Leistung spricht).

ciao

Alex

Also ich betätige mich auch mal an den Spekulationen um das ominöse (Un-)Wort des Tages - hab mich sogar eigens dafür registriert:
Ich halte mich gar nicht lange an dem Wort und an der Farbe auf, sondern gehe gleich über zur Zahl: e^3i
Wenn man das ganze liest, hört sich das so an: e to the power of three i

Wenn man das e als Abkürzung für equivalent deutet und i für Intel, drängen sich zwei mögliche Interpretationen auf:

a) AMD hat ein As im Ärmel, und zwar ein ganz dickes. Ein Wunderchip, der die dreifache Leistung des Intel-Gegenstücks (Conroe? Kentsfield?) bietet. Nachdem es mit Intel in letzter Zeit schon tüchtig bergab ging, soll dieser "Bulldozer" die Company aus Santa Clara nun buchstäblich plattmachen.

b) AMD hat bei der Weiterentwicklung des K8 völlig versagt und ein Monstrum entworfen, das nur minimal schneller als die bisherigen ist (oder sogar langsamer, 'AMD does the Prescott'), aber dreimal soviel Strom verbraucht wie Intels NGMA. Die Konzernleitung hat angesichts des unabwendbaren Niedergangs schonmal die Bulldozer bestellt, um die paar Fabs einzuebnen.

Any other suggestions?

Ich habe eher das Gefühl, das AMD kurz bzw. mittelfristig was völliges Neues bringen wird.
Mir kann keiner sagen, das sie, seit der Einführung des Athlon64, auf der faulen Haut saßen.
Intel ist mächtig unter Druck geraten und das sieht man auch deutlich. Nicht umsonst hört man jede Woche, die Wundernachrichten von Intels neuen Chip.
Intel stet unter Zugzwang!!!
Schaut man sich die News von AMD der letzten Wochen und Monate (Co-Prozessor, Z-RAM, HyperTransport etc), an, so könnte man eventuell den Eindruck bekommen, das AMD an was ganz anderen Arbeitet, als Intel
Misch x86 Prozessoren
Was würde AMD abhalten, Misch x86 Prozessoren herzustellen mit mehreren x86 Kernen und vielen kleinen schnellen, hochspezialsistierten DSPs?
Eine Aufgabe der x86 Kerne wäre, die DSP schnell genug mit Daten zu füttern und gegebenenfalls, den x86 Maschinencode für die DPS anzupassen.
Man braucht wohl nicht sagen, das solch eine CPU, eine gewöhnliche x86 CPU bei encoden von HD-Material, mühelos versenken könnte.
Vielleicht, werden wir so was in Zukunft sehen!

Ragas schrieb:

Und wenn ich jetzt davon ausgehe, dass das ganze mal so beim PC funktioniert wäre es dann nicht am inteligentesten die vielen kleinen untercores auf bestimmte Aufgaben zu spezialisieren... einen für integer einen für fließkomma (halt die sachen, die auf jeden fall benötigt werden)

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mein reden... wer konnte denn ahnen das die speklationen wirklich in die richtung gehn.... 8)

@ Die Frage:

Ich hoffe es, so langsam geht mir die AMD Untergangsstimmung in vielen Foren gehörig auf den Senkel. Auch wenn es nur Fanboy Gelaber ist, aber so eine Stimmung verbreitet sich schnell weiter.
Besonders schlimm: Computerbase

http://www.computerbase.de/news/hardware/prozessoren/2006/april/intel_core_amd_k8_3dmark05-duell/

Ich will damit nur sagen, hoffentlich hat AMD "etwas in der Hinterhand" und lässt uns nicht zu lange warten.

Ich bin ja immer geneigt dazu zu sagen, dass AMD seit Juni 1999, also dem Lauch des Ur Athlon, nichts wirklich Neues gebracht hat. Denn im Kern steckt auch heute noch diese 7 Jahre alte 3fach multiskalare Architektur drin. Klar, AMD hat den Chip entwas getunt, aber im Kern hat sich nicht mehr verändert als zwischen Willamette und Presler. Es kamen ein paar SIMD Befehle daz und der 64 Bit Teil, der Rest wie Northbridge, HT-Links, IMC, Data Prefetching, schnellerer Cache: das alles sind eher Module die von außen drangepeppt wurden.

Insofern Tritt Intels NGMA gegen einen 7 Jahre alten Kern an, das ist ein ähnliches Verhältnis wie beim Kampf Pentium 3 gegen Athlon, damals hatte der P6 Kern schon 4 Jahre auf dem Buckel.

mtb][sledgehammer;2705779 schrieb:

Ich bin ja immer geneigt dazu zu sagen, dass AMD seit Juni 1999, also dem Lauch des Ur Athlon, nichts wirklich Neues gebracht hat. Denn im Kern steckt auch heute noch diese 7 Jahre alte 3fach multiskalare Architektur drin. Klar, AMD hat den Chip entwas getunt, aber im Kern hat sich nicht mehr verändert als zwischen Willamette und Presler. Es kamen ein paar SIMD Befehle daz und der 64 Bit Teil, der Rest wie Northbridge, HT-Links, IMC, Data Prefetching, schnellerer Cache: das alles sind eher Module die von außen drangepeppt wurden.

Insofern Tritt Intels NGMA gegen einen 7 Jahre alten Kern an, das ist ein ähnliches Verhältnis wie beim Kampf Pentium 3 gegen Athlon, damals hatte der P6 Kern schon 4 Jahre auf dem Buckel.

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Das stimmt schon.
Nur muss sollte man davon ausgehen, das zukünftige Prozessoren wieder auf die PIII Architektur aufbauen. Der PM baut ebenfalls auf diese auf.
Die einzige, grundlegend, neue Architektur, war der PIV. Man sieht am PIV besonders gut, dass neue Architekturen, nicht das Versprechen, was man davon erwartet.
Im Endeffekt wird es wie folgt aussehen.
Intel setzt auf die PIII Architektur, AMD auf die Athlon Architektur.
Man sollte auch hier sagen, das die neuen Prozessoren mit ihrer Urfassung, wenig gemein haben, werden.

Und dieses Fanboy Gelaber sollte man ignorieren.
Es sind, meistens Kinder, die nicht wissen, wo Luxemburg liegt.
Man sollte AMD nicht so naiv halten, das sie nicht gewusst hätten, das Intel mal zurückschlagen wird. Ich denke, es war für alle Beteiligte überraschend, das Intel dafür so lange gebraucht hat. (Bisher ist noch nichts passiert)
Es sind verschiedene Szenarien möglich, wie AMD reagieren wird, bzw. was Intel macht.
Darüber zu diskutieren, wäre müßig.
Das beste wäre, das wir in Naher Zukunft in etwa gleich stärke Chipschmieden hätten. Für uns, wäre es das Beste.
Bisschen mehr Auswahl, als derzeit wäre zu begrüßen. Als netter Nebeneffekt, wäre der Preis für CPUs wieder stabilisiert.

mtb][sledgehammer;2705779 schrieb:

Klar, AMD hat den Chip entwas getunt, aber im Kern hat sich nicht mehr verändert als zwischen Willamette und Presler. Es kamen ein paar SIMD Befehle daz und der 64 Bit Teil, der Rest wie Northbridge, HT-Links, IMC, Data Prefetching, schnellerer Cache: das alles sind eher Module die von außen drangepeppt wurden.

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http://www.a1-electronics.net/AMD_Section/CPUs/AthlonXP_3000+_Feb03.shtml

Wenn man sich den Kern des Barton ansieht und den des K8 springen einem unweigerlich Parallelen ins Auge. Man kann an jeden einzelnen Transistor immer wieder Hand anlegen, bis er schließlich wirklich passt gibts eine Menge zu tun - der gute alte Kern skaliert jetzt schon von 700MHz bis 3.0GHz.

Man kann die Building-Blocks nicht immer wieder umschmeissen und von vorne Beginnen.

>....der Rest wie Northbridge, HT-Links, IMC, Data Prefetching, schnellerer Cache:
>das alles sind eher Module die von außen drangepeppt wurden.....

Eine vernünftige Cache-Hierarchie ist das A und O. Wenn die Int- und FP-Units nicht vernünftig gefüttert werden können die noch so schnell rennen und 10 Operationen pro Cycle machen - bringt aber nix.

Das von Dresdenboy gefundene Patent ist ein Schritt zur Effizienzsteigerung der FPUs. Der K8L wird komischerweise nur ein weiteres Stepping - das G-Stepping. Hätte ich nicht erwartet, ich dachte das wieder von vorne mit dem Zählen begonnen wird.

Phil Hester hat in einem Interview davon gesprochen, das jeder Ingenieur nur ein gewisses Transistor- und Power-Budget erhält. Sie alle müssen also knausern. Ich stelle mir Design-Meetings in etwa so vor wie Bundes-Minister-Runden.

Der Verkehrsminister sagt ich will 10Mrd€, der Verteidigungsminister sagt ich will 10Mrd€, der Umweltminister sagt ich will 10Mrd€, der Finanzminister sagt Ihr kriegt nichts.

Meiner Meinung nach wird der K10 auch ein ganz knausriges Design, siehe Bild-Anhang.
Transistormässig wird dieser nicht sehr viel mehr auf die Waage bringen wie zwei heutige K8L-Kerne. Der K8L wird meiner Meinung nach eine Vorstufe sein. Der Decoder und die L/S-Unit des K8L werden im K10 verwendet, natürlich noch etwas aufgebohrt. Diese "Code-Optimierung auf dem Prozessor"(Mikro/Makro-Op-Fusion) wird stark vorangetrieben.

Dieses Anti-Hyperthreading kann ich mir beim besten Willen nicht über Die-Grenzen hinweg vorstellen. Der K10 wird eine Dual-Core-CPU, wo die Int-Units und die FPUs von beiden Kernen genutzt werden. Ein L1-to-L1-Datenabgleich mit inbegriffen.

Grüße,
Tom

nonworkingrich schrieb:

Also ich betätige mich auch mal an den Spekulationen um das ominöse (Un-)Wort des Tages - hab mich sogar eigens dafür registriert:
Ich halte mich gar nicht lange an dem Wort und an der Farbe auf, sondern gehe gleich über zur Zahl: e^3i
Wenn man das ganze liest, hört sich das so an: e to the power of three i

Wenn man das e als Abkürzung für equivalent deutet und i für Intel, drängen sich zwei mögliche Interpretationen auf:

a) AMD hat ein As im Ärmel, und zwar ein ganz dickes. Ein Wunderchip, der die dreifache Leistung des Intel-Gegenstücks (Conroe? Kentsfield?) bietet. Nachdem es mit Intel in letzter Zeit schon tüchtig bergab ging, soll dieser "Bulldozer" die Company aus Santa Clara nun buchstäblich plattmachen.

b) AMD hat bei der Weiterentwicklung des K8 völlig versagt und ein Monstrum entworfen, das nur minimal schneller als die bisherigen ist (oder sogar langsamer, 'AMD does the Prescott'), aber dreimal soviel Strom verbraucht wie Intels NGMA. Die Konzernleitung hat angesichts des unabwendbaren Niedergangs schonmal die Bulldozer bestellt, um die paar Fabs einzuebnen.

Any other suggestions?

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die antwort b.) ist genial, ich breche vor lachen...

nonworkingrich schrieb:

Also ich betätige mich auch mal an den Spekulationen um das ominöse (Un-)Wort des Tages - hab mich sogar eigens dafür registriert:
Ich halte mich gar nicht lange an dem Wort und an der Farbe auf, sondern gehe gleich über zur Zahl: e^3i
Wenn man das ganze liest, hört sich das so an: e to the power of three i

Wenn man das e als Abkürzung für equivalent deutet und i für Intel, drängen sich zwei mögliche Interpretationen auf:

a) AMD hat ein As im Ärmel, und zwar ein ganz dickes. Ein Wunderchip, der die dreifache Leistung des Intel-Gegenstücks (Conroe? Kentsfield?) bietet. Nachdem es mit Intel in letzter Zeit schon tüchtig bergab ging, soll dieser "Bulldozer" die Company aus Santa Clara nun buchstäblich plattmachen.

b) AMD hat bei der Weiterentwicklung des K8 völlig versagt und ein Monstrum entworfen, das nur minimal schneller als die bisherigen ist (oder sogar langsamer, 'AMD does the Prescott'), aber dreimal soviel Strom verbraucht wie Intels NGMA. Die Konzernleitung hat angesichts des unabwendbaren Niedergangs schonmal die Bulldozer bestellt, um die paar Fabs einzuebnen.

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a) ist unrealistisch (Woher nehmen, wenn nicht stehlen ), eine Verdreifachung wäre taktisch unklug zubauen/ verkaufen. Lieber über ein paar Jahre 30% mehr Speed als die Kunkurenz und den rest als Reserve in der Hinterhand.

b) ist daneben, da das Projekt K9 vor ca. 2 Jahren eingestellt wurde, dieser sollte Intels versprochenen Takt- Wundern nacheifern. Außerdem mussten Sie nicht wissen was sie tuen.


Also bisher war der K7 dem PIII überlegen, der K8 dem Centrino (manche werden das abstreiten wollen... aber OC'en gilt nunmal nicht). Damit sieht es für den K8L gegen den Conroe nicht schlecht aus
Meiner Meinung nach stellt sich nur noch die Frage, wann (genau) der K8L kommt und wieviel der schneller der zum Vergleich zum K8/ Conroe ist.

würd das garnicht so unklug finden.... die konkurrenz geht pleite weil bei 3-facher Leistung (bei gleichem Stromverbrauch) einfach nieeeemand mehr was anderes kauft, dann haben sie nen Monopol und machen eine art Microsoft für Hardware auf (blos das das besser ist, denn Hardware lässt sich nicht so easy raubkopieren ).

AMD soll ATI Entwickler abgeworben haben...

http://www.teccentral.de/forum/showthread.php?t=51984

Die Begründung von Teccentral lassen wir mal so im Regen stehen.